Une équipe de l’université de Kyoto annonce un transistor en carbure de silicium capable de fonctionner au-delà de 600 C. Le procédé clé est l’implantation ionique, compatible avec les lignes de production de semi-conducteurs courantes.
Un dispositif à grille enterrée conçu par Mitsuaki Kaneko et collègues
Le groupe mené par Mitsuaki Kaneko, avec Shunya Shibata et Tsunenobu Kimoto, a développé un JFET sur 4H-SiC dont la grille est enterrée sous le canal. Cette géométrie inverse l’architecture classique, la grille étant placée sous la zone active pour absorber les distorsions liées à l’ion-channeling pendant le dopage.
Le choix de la grille enterrée répond à un problème récurrent: le contrôle de la tension de seuil. En plaçant la grille en profondeur, l’équipe réduit les variations dues au processus d’implantation et aux effets de diffusion thermique.
Expérimentalement, l’écart entre la valeur visée et la valeur mesurée de la tension de seuil tombe sous 0,1 V à 400 C, contre plus de 2 V pour les agencements classiques. Ce résultat rend la modélisation des circuits plus prévisible et facilite la conception de blocs logiques haute-température.
La méthode reste compatible avec les chaînes de fabrication commerciales puisqu’elle repose sur l’implantation ionique, procédure standard en fonderie, ce qui accélère la possibilité d’un transfert industriel.
Procédé d’implantation ionique: compatibilité avec les fonderies
Le point fort de l’étude tient au recours à l’implantation ionique pour le dopage du SiC. Cette technique est largement utilisée dans les fabs CMOS, ce qui diminue la barrière d’entrée pour les fabricants souhaitant produire ces transistors.
L’équipe a réalisé des implants sélectifs dans des régions définies du wafer 4H-SiC, puis des recuits adaptés pour activer les dopants sans dégrader la matrice cristalline. L’approche évite des technologies exotiques comme l’épitaxie complexe ou les processus à base d’alliages difficiles à industrialiser.
Les auteurs montrent que l’implantation combinée à la grille enterrée compense les effets de canalisation d’ions, ce qui améliore la reproductibilité du dopage et la fidélité des paramètres électriques sur lots de wafers.
Ce choix procédural ouvre la voie à une montée en volume: les fabs existantes peuvent adapter leurs chaînes d’implantation et de recuit sans reconstruction lourde de l’outil, réduisant coûts et délais pour des circuits SiC haute-température.
Fuite réduite à haute température, proche de la limite physique du SiC
Mesurée jusqu’à 600 C, la fuite de ces JFETs atteint des valeurs nettement plus basses que celles des composants classiques testés à 400 C. À 600 C, le courant de fuite mesuré est inférieur d’un ordre de grandeur à la fuite standard à 400 C.
L’équipe interprète ce très faible courant résiduel comme limité par la génération thermique intrinseque du SiC, l’énergie d’activation observée étant proche de la moitié du gap du matériau. Cela indique que la fuite est désormais contrôlée par des lois physiques et non par des défauts de procédé.
La réduction du courant de fuite tient à la structure d’isolation à double caisson mise en uvre, laquelle éloigne les voies de fuite parasites et isole électriquement la jonction active du substrat environnant.
Un courant de fuite inférieur facilite l’utilisation de transistors normalement off à haute température, condition nécessaire pour certains circuits logiques basse puissance destinés aux environnements extrêmes.
Performances électriques: seuil stable et perspectives d’intégration
Outre l’amélioration du courant de fuite, la maîtrise de la tension de seuil (écart 0,1 V à 400 C) rend la conception de circuits analogiques et numériques haute-température plus fiable. Les valeurs mesurées confirment la robustesse du concept sur échantillons comparés à des références conventionnelles.
Les auteurs publiés dans APL Electronic Devices indiquent des pistes de travail: reconfigurer le transistor pour obtenir des états off plus nets dans des topologies logiques et évaluer la stabilité à long terme sous cycles thermiques répétés.
Les résultats présentent une avancée pragmatique pour l’électronique extrême: un composant SiC haute température compatible fonderies, à faible fuite et seuil prévisible, facilite l’intégration dans des systèmes industriels existants, des sondes géothermiques aux moteurs avioniques.
| Paramètre | Transistor Kyoto (mesure) | Transistor classique (référence) |
|---|---|---|
| Température | 600 C | 400 C |
| Écart tension seuil | <0,1 V | >2 V |
| Courant de fuite | 10 inférieur (à 600 C) | Référence standard (à 400 C) |
Sources
- A silicon carbide transistor that operates at 600°C
- Tom's Hardware
- Kyoto University Successfully Demonstrates That SiC Can …
- Monolayer $MN{mathrm{H}}_{2}$ ($M,N$ = C, Si, Ge): Enabling sub-5-nm MOSFETs compatible with silicon-based manufacturing
- Simulation Study on 6.5 kV SiC Trench Gate p-Channel Superjunction Insulated Gate Bipolar Transistor
