Ses concurrents peinent à descendre sous les 3 nm, IBM annonce déjà une puce à 0,7 nm avec 100 milliards de transistors

IBM vient de lever le voile sur une puce de recherche annoncée à 0,7 nm, capable d’embarquer près de 100 milliards de transistors sur une surface comparable à un ongle.

Avec son architecture NanoStack en 3D, le groupe affirme pouvoir doubler la densité de sa démonstration 2 nm de 2021, tout en visant un saut net en performance et en sobriété énergétique. Le signal envoyé à TSMC, Intel et Samsung est clair, la bataille ne se joue plus seulement sur la finesse, mais sur la manière d’empiler et d’exploiter le silicium.

IBM place la barre à 0,7 nm avec NanoStack

La démonstration présentée par IBM en amont de VLSI 2026 revendique un nud de 0,7 nm, souvent exprimé comme 7 angströms. Sur le papier, la promesse est simple, plus de transistors dans moins d’espace, avec une puce décrite comme de taille ongle.

Le chiffre mis en avant, 100 milliards de transistors, sert de repère grand public, mais il traduit surtout une obsession industrielle, la densité. IBM estime cette densité proche du double de sa puce d’essai 2 nm dévoilée en 2021, un jalon qui avait déjà marqué les esprits.

Dans le même temps, IBM annonce des gains projetés allant jusqu’à +50% de performances ou +70% d’efficacité énergétique par rapport au 2 nm maison. Ces valeurs restent des projections de recherche, pas une fiche produit, mais elles donnent l’ordre de grandeur visé.

Ce positionnement a aussi une portée stratégique. Si l’industrie a pris l’habitude de parler en nuds, IBM insiste sur l’architecture 3D et sur la continuité des gains quand on s’approche de dimensions proches de l’échelle atomique.

NanoStack, un gratte-ciel de transistors pour dépasser le 2 nm

Le cur du message tient dans deux mots, NanoStack et 3D. Au lieu de se contenter d’affiner les motifs sur un plan, IBM empile des structures de transistors, comme des étages superposés dans un volume minuscule. L’image du gratte-ciel résume l’idée, augmenter la capacité sans étaler la surface.

Ce choix répond à une contrainte concrète, la miniaturisation à plat devient plus difficile, plus coûteuse, et plus sensible aux limites physiques. En passant à l’empilement, IBM cherche à maintenir une trajectoire de densité et de rendement malgré la complexité croissante.

IBM présente NanoStack comme une technologie logique générique, pas un tour de magie réservé à une seule catégorie de puces. Le groupe cite des cibles possibles, CPU, GPU, SoC mobiles, et même des matrices SRAM, ce qui suggère une ambition au-delà du simple prototype de laboratoire.

Reste une question très concrète, l’industrialisation. Empiler en 3D implique des défis de chaleur, d’interconnexions et de variabilité de fabrication. La promesse est forte, mais la marche entre une démo et une production à haut volume se mesure en années et en milliards d’investissements.

TSMC, Intel et Samsung visent 1 nm, IBM bouscule le calendrier

Les grands fondeurs, TSMC, Intel et Samsung, ont communiqué sur des feuilles de route autour de puces de l’ordre du nanomètre dans les deux prochaines années, avec des nuds sub-1 nm plutôt attendus vers la fin de la décennie. IBM arrive avec un message dérangeant, le sous 1 nm n’est plus seulement un horizon.

Il faut garder la nuance, IBM parle d’un dispositif de recherche, pas d’une génération prête à sortir des lignes de production. Mais, en résultat, l’annonce met la pression sur la narration du secteur, la course ne porte plus uniquement sur qui grave le plus fin, elle porte sur qui maîtrise la 3D la plus exploitable.

Autre point clé, IBM n’est pas un fondeur grand public au même titre que TSMC. Son modèle consiste souvent à démontrer, breveter, puis transférer via des partenaires. Dans le 2 nm, IBM a déjà évoqué un partenariat avec Rapidus au Japon, ce qui donne un cadre à la question, qui fabriquera, et à quel coût.

Pour les concurrents, l’enjeu est double, tenir la promesse de rendements industriels et contenir l’explosion des coûts de R&D. Une architecture qui améliore la densité sans multiplier les étapes de lithographie serait un avantage, mais rien ne dit que NanoStack sera simple à produire à grande échelle.

IA, data centers et mobiles, les gains promis parlent d’électricité

Les chiffres avancés par IBM, jusqu’à +50% de performance ou +70% d’efficacité face au 2 nm, ciblent directement les usages où le watt compte autant que la vitesse. Les data centers d’IA vivent déjà sous contrainte énergétique, entre factures d’électricité, refroidissement et limites de raccordement.

Dans un serveur, gagner 70% d’efficacité à performance comparable signifierait, théoriquement, plus de calcul pour la même enveloppe électrique, ou la même capacité avec moins de consommation. Les opérateurs regardent aussi l’effet sur le TCO, coût total, où l’énergie et le refroidissement pèsent lourd sur plusieurs années.

Sur des appareils mobiles, l’équation change, l’objectif devient l’autonomie et la gestion thermique. Une densité plus élevée peut permettre d’intégrer davantage de blocs, par exemple des accélérateurs IA, sans élargir la puce, mais il faut éviter le piège d’une chaleur trop concentrée.

IBM insiste sur le fait que NanoStack n’est pas réservé à un seul type de charge, ce qui ouvre la porte à des puces hybrides, combinant CPU, GPU et accélérateurs spécialisés. Dans les faits, l’intérêt dépendra de la capacité à maintenir des fréquences élevées sans faire exploser la consommation, et à produire en volume avec un taux de défaut acceptable.

Du laboratoire à l’usine, Rapidus et le mur des coûts

L’annonce d’IBM s’inscrit dans une réalité industrielle, la transition vers des nuds avancés est autant une affaire de physique que de financement. Les équipements, la métrologie, les matériaux, la gestion des défauts, tout devient plus complexe quand on s’approche de dimensions extrêmes.

IBM a déjà indiqué se concentrer sur la mise en production de son procédé 2 nm avec la technologie nanosheet, en lien avec Rapidus. Dans ce contexte, NanoStack est présenté comme le successeur potentiel à partir du sub-1 nm, ce qui laisse entendre une transition de génération plutôt qu’un simple prototype isolé.

La question des délais reste centrale. Entre une démonstration et une production, il faut stabiliser les rendements, qualifier la fiabilité, et bâtir un écosystème de conception, bibliothèques, outils, règles de placement et routage. Sans ces briques, la promesse de 100 milliards de transistors reste un chiffre spectaculaire mais difficile à convertir en produits.

Pour IBM, l’intérêt est aussi de peser dans les standards et dans les partenariats, en montrant une trajectoire crédible au-delà du 2 nm. Pour le marché, l’annonce sert de rappel, la prochaine rupture pourrait venir d’une architecture 3D plus que d’une simple réduction de nud, et cette bascule redistribue déjà les cartes.