Samsung et TSMC ont annoncé l’adoption des machines High-NA EUV d’ASML, appareils à haute ouverture numérique facturés près de 400 millions de dollars l’unité. Samsung cible la production de DRAM avec cette technologie dès 2028, tandis que TSMC prévoit un déploiement en volume pour ses nœuds avancés à partir de 2030.
ASML vend des machines High-NA à 400 M$ pour graver des transistors plus fins
ASML commercialise les systèmes de lithographie EUV High-NA, capables d’imprimer des motifs plus petits grâce à une ouverture numérique accrue. Ces équipements, proposés à environ 400 millions de dollars pièce, représentent une avancée technique majeure pour réduire la taille des interconnexions et augmenter la densité transistors.
La nouveauté réside dans la capacité optique et la précision de projection : la High-NA permet de conserver une résolution élevée sans multiplier les étapes de résolution. Les bénéfices techniques se traduisent par des gains de rendement sur les lignes sensibles à la variabilité dimensionnelle des motifs.
Plusieurs acteurs ont déjà testé ces machines en production. Intel a annoncé une utilisation en volume pour ses processeurs Panther Lake depuis juillet 2026, fournissant une preuve industrielle que la High-NA peut sortir de la phase pilote.
Pour les fondeurs, la décision d’achat intègre le coût d’investissement et l’économie d’échelle attendue sur les nœuds sub-3 nm. L’équation financière dépendra des volumes et des taux de rendement une fois la technologie industrialisée.
Samsung cible la production de DRAM en 2028 avec High-NA
Samsung a confirmé son intention d’exploiter la High-NA pour la fabrication de DRAM à partir de 2028, engagement qui répercute son plan de montée en capacité et d’amélioration du rendement. Le groupe mise sur cette technologie pour prolonger la loi d’échelle de la mémoire.
La DRAM impose des motifs réguliers et des exigences de uniformité élevées, un terrain favorable à la High-NA si la maturité du procédé permet d’atteindre des rendements industriels. Samsung mise sur une réduction des coûts par bit et une densité accrue pour rester compétitif face à TSMC et les autres spécialistes de la mémoire.
Sur le plan industriel, Samsung devra adapter ses fabs, équiper ses lignes d’inspection et requalifier ses procédés. L’investissement comporte un calendrier serré pour être opérationnel dès 2028 et capter la demande croissante en DRAM pour l’IA et le cloud.
Le déploiement de High-NA pour la mémoire représente un virage stratégique, car il étend l’utilisation de cette technologie au-delà des seuls nœuds logiques avancés, en ciblant le marché de la mémoire à haute valeur ajoutée.
TSMC prépare un déploiement High-NA en volume pour 2030 et collabore sur les masques 12 pouces
TSMC a annoncé un calendrier visant l’emploi de la High-NA pour la production en volume de ses puces les plus avancées à partir de 2030. Le fondeur taïwanais coordonne les essais de procédé, la qualification des outils et l’optimisation des chaînes de production.
Parallèlement, TSMC, Samsung, Intel et ASML travaillent à modifier la norme des photomasques du format 6 pouces à 12 pouces. L’objectif technique est d’éliminer les contraintes de couture et d’augmenter la surface de motif imprimable par masque, ce qui améliore la productivité par wafer.
ASML avance que les bénéfices d’un photomasque plus grand résident dans une meilleure productivité et une baisse des coûts de fabrication des puces. Aucun calendrier n’a en revanche été rendu public pour cette bascule des masques vers le format de 12 pouces : les seules échéances communiquées à ce jour portent sur les machines elles-mêmes, avec 2028 pour Samsung et 2030 pour TSMC.
La transition vers 12 pouces implique des changements en amont de la chaîne, depuis la fabrication des masques jusqu’aux équipements de manipulation, ce qui nécessite une coordination industrielle inédite entre fournisseurs et fondeurs.
Impacts industriels et économiques : productivité, coûts et calendrier
La combinaison High-NA et photomasques 12 pouces vise à augmenter la productivité des fabs et à réduire le coût par puce. En réduisant les opérations de couture et en augmentant la surface utile des masques, les acteurs espèrent amortir plus rapidement les investissements massifs dans les équipements.
Sur le plan temporel, les calendriers divergent : Intel montre qu’un déploiement en volume est possible dès 2026 pour des gammes spécifiques, Samsung cible 2028 pour la mémoire et TSMC vise 2030 pour les nœuds logiques. Ces jalons dessinent une fenêtre d’adoption progressive plutôt qu’une bascule simultanée.
Les risques restent techniques et économiques : disponibilité des machines ASML, qualification des procédés, coût de fabrication des masques 12 pouces et mise à l’échelle des fabs. Les fondeurs devront prouver des rendements supérieurs pour justifier le surcoût initial.
Si l’optimisation porte ses fruits, les bénéfices se mesureront en densité, rendement et prix de revient, éléments cruciaux pour soutenir la hausse de la demande en puces alimentée par l’IA et l’électronique mobile.
