Le secteur des semi-conducteurs pensait les puces 2D sans EUV hors de portée : Yuanjiwei vient d’ouvrir une ligne pilote en 8 pouces

À Shanghai, la start-up Yuanjiwei affirme avoir mis en route la première ligne pilote mondiale de semi-conducteurs 2D sur tranches 8 pouces.

Objectif affiché, viser une performance “équivalente 5 nm” d’ici 2029 sans lithographie EUV, au moment où les restrictions américaines poussent la Chine à chercher d’autres chemins.

La promesse est ambitieuse, l’intérêt industriel aussi, mais la marche entre démonstration et production de masse reste élevée.

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Yuanjiwei allume une ligne 8 pouces et parle déjà de tape-out

La jeune pousse shanghaïenne Yuanjiwei revendique une ligne pilote 8 pouces couvrant l’ensemble du flux, de la préparation des matériaux à l’intégration des puces. Le point marquant, selon l’entreprise, est la capacité à atteindre le tape-out, étape charnière où un design est figé avant fabrication. Dans le langage de l’industrie, cela signifie qu’un circuit peut sortir du domaine purement académique pour entrer dans un cycle de prototypage plus proche des contraintes d’usine.

Le choix du format 200 mm n’est pas anodin. Les tranches 8 pouces sont moins modernes que le 12 pouces des nuds de pointe, mais elles disposent d’un écosystème d’outils plus accessible, de pièces de rechange disponibles et de coûts d’exploitation souvent plus bas. Pour une technologie émergente comme les semi-conducteurs 2D, ce compromis peut accélérer les itérations et multiplier les lots d’essais.

Dans l’immédiat, l’annonce doit être lue comme une déclaration de capacité industrielle, pas comme une preuve de volumes. Une ligne pilote sert à stabiliser des recettes de dépôt, gravure, nettoyage et métrologie, avec des rendements encore fluctuants. La question centrale devient donc la reproductibilité, wafer après wafer, sur des surfaces plus grandes que les démonstrateurs de laboratoire.

Sans EUV, la Chine mise sur la filière 2D pour contourner le goulot ASML

Le calendrier avancé par Yuanjiwei, viser une performance “équivalente 5 nm” d’ici 2029 sans EUV, s’inscrit dans un contexte clair. Les machines de lithographie ultraviolets extrêmes sont dominées par ASML et leur accès est fortement contraint pour la Chine. De ce fait, l’idée n’est pas seulement de rattraper un procédé existant, mais de proposer une voie où l’EUV devient moins déterminante.

Le raisonnement technique est connu dans le secteur, les matériaux 2D comme le disulfure de molybdène ou d’autres dichalcogénures peuvent former des canaux d’épaisseur atomique. En théorie, un transistor plus fin contrôle mieux le courant, ce qui aide à limiter les courants de fuite qui explosent quand on miniaturise. Sur le papier, cela peut offrir des gains de consommation et de chauffe, deux points sensibles pour les puces modernes.

Reste que “5 nm” est une étiquette marketing autant qu’une mesure. Dans l’industrie, la performance dépend du couple densité, fréquence, consommation, mais aussi de la qualité des interconnexions, du packaging et des bibliothèques de cellules. Sans EUV, il faut compenser par des choix d’architecture, des multipatternings plus lourds ou des transistors plus efficaces, ce qui déplace la difficulté plutôt que de la supprimer.

Des transistors d’épaisseur atomique, l’argument fuite électrique et énergie

Pourquoi le 2D excite autant les chercheurs et, désormais, des industriels. Les transistors au silicium souffrent d’un effet, plus on réduit, plus le courant “passe” quand il devrait être bloqué, ce sont les fuites. Avec un canal d’épaisseur atomique, le contrôle électrostatique peut être meilleur, ce qui promet un rapport on/off plus propre et une baisse de consommation à performance comparable.

Pour des usages concrets, cela vise des puces qui chauffent moins dans des smartphones, des serveurs, ou des accélérateurs IA. Dans un data center, quelques points de rendement énergétique se traduisent en budgets d’électricité et de refroidissement. Le 2D peut aussi intéresser des capteurs et des circuits RF où la stabilité et le bruit comptent.

Mais il existe un revers, les matériaux 2D posent des défis de contact métal-semiconducteur, de variabilité, et de défauts à grande échelle. Même si un transistor isolé est performant, il faut des millions, puis des milliards, avec des tolérances serrées. La métrologie, le contrôle des contaminants et la compatibilité avec des étapes standard CMOS deviennent alors des sujets aussi importants que la physique du canal.

Le pari du 3D stacking, une réponse aux besoins des infrastructures IA

Au-delà du transistor, l’annonce met en avant des perspectives côté mémoire et empilement 3D. L’industrie se tourne déjà vers le packaging avancé, chiplets, interposeurs, empilements, car les gains “gratuits” de la miniaturisation se raréfient. Si des couches 2D s’intègrent plus facilement dans des architectures empilées, elles peuvent ouvrir des combinaisons originales, logique plus mémoire, ou mémoire plus proche du calcul.

Pour l’IA, le goulot d’étranglement est souvent la bande passante mémoire et l’énergie dépensée à déplacer les données. Des approches comme le 3D stacking visent à rapprocher les blocs, réduire les distances et, par conséquent, améliorer l’efficacité. Sur le terrain, cela se traduit par des serveurs plus denses ou des accélérateurs qui tiennent leur fréquence sans throttling.

La difficulté tient à la thermique et au rendement. Empiler augmente la densité de puissance, donc la chaleur à extraire. Les procédés doivent rester compatibles avec des températures de fabrication, des contraintes mécaniques et des taux de défauts acceptables. Le discours de Yuanjiwei s’aligne sur une tendance mondiale, mais la validation passera par des démonstrateurs mesurables, pas seulement par des promesses de feuille de route.

Une annonce stratégique, mais le passage à l’échelle reste le vrai juge

L’ouverture d’une ligne pilote s’inscrit dans la politique chinoise d’autosuffisance technologique, soutenue par des financements publics et une mobilisation de l’écosystème. La logique est de réduire l’exposition aux restrictions, en développant des filières alternatives et en industrialisant plus vite des domaines où la Chine peut créer une différenciation. Dans ce cadre, un 8 pouces 2D est un signal, attirer talents, partenaires, et projets de circuits à tester.

Mais l’industrie des semi-conducteurs est impitoyable sur deux métriques, le rendement et la répétabilité. Une ligne pilote peut produire des lots de validation, mais la production en volume exige des taux de défauts bas, une chaîne d’approvisionnement stable, des outils calibrés et une qualification longue. Les matériaux 2D ajoutent une couche de complexité, uniformité sur wafer, contrôle des bords, défauts cristallins, et intégration avec les métallisations.

Pour situer la promesse, voici un repère simple entre la dépendance à l’EUV et la logique 2D revendiquée.

Sur le plan international, l’annonce sera scrutée pour des preuves tangibles, publications de résultats de performance, démonstrations de circuits complexes, et partenariats de design. L’évolution reste incertaine, mais le mouvement est clair, la compétition ne se joue plus seulement sur la lithographie, elle se joue aussi sur les matériaux, le packaging et la capacité à industrialiser vite.