Micron a mis en garde à Hot Chips 2026 contre un élargissement inquiétant du « coût silicium » de la HBM par rapport à la DDR5. Le déséquilibre provoque une hausse des prix mémoire et aggrave le goulet d’étranglement pour l’IA.
Raghu Sreeramaneni chiffre le différentiel : HBM ≈ 3× la surface wafer
Raghu Sreeramaneni, responsable de l’architecture HBM chez Micron, a expliqué que la HBM occupe aujourd’hui environ trois fois la surface wafer de la DDR5 pour une même capacité. Lors de sa présentation du 23 août, il a souligné que ce rapport ne s’améliore pas avec les nouvelles générations.
Les causes techniques citées incluent des chemins de données plus longs, une distribution d’alimentation plus complexe et un nombre croissant de vias traversants nécessaires pour relier chaque couche à la base. Ces éléments réclament de la surface supplémentaire sur la plaquette et limitent la densité effective.
Face à la montée des vitesses d’interface, des tailles de dies et des empilements plus hauts, la HBM exige des compromis physiques que la DDR5 n’encourt pas. Le message de Micron est clair : réduire l’empreinte impliquerait de sacrifier des performances, option non retenue par le fabricant.
Conséquences commerciales : HBM vendu ~5× le prix de la DDR5 par bit
Micron rappelle que la HBM se commercialise pour environ cinq fois le prix par bit de la DDR5. Quand un fabricant bascule une plaquette vers la HBM, il retire une quantité disproportionnée de mémoire sur le marché commodité, ce qui exerce une pression haussière sur les prix grand public.
Les effets se sont déjà manifestés en 2026 : les prix de la mémoire PC ont connu des hausses marquées, liées en partie au déplacement des capacités productives vers des produits HBM à forte valeur. Les acteurs du marché voient une tension entre demande pour l’IA et disponibilité de DRAM bon marché.
Ce mécanisme impacte non seulement les cartes graphiques haut de gamme, mais aussi le coût des serveurs et postes de travail. La logique industrielle favorise la HBM pour la bande passante, mais la logique macroéconomique pousse les tarifs vers le haut.
Dans un boîtier dual-GPU, la mémoire pèse pour 90 % du silicium
Micron a présenté un exemple frappant : dans un boîtier à deux GPU, la mémoire représente environ 90 % du silicium total, soit près de huit fois la surface combinée des dies graphiques. Le ratio illustre l’impact physique de l’adoption large de HBM.
Sur le plan industriel, cela signifie que la plupart de la surface wafer utile d’un fabricant peut être dédiée à la mémoire plutôt qu’aux cœurs de calcul. Pour les concepteurs de systèmes, cela modifie les arbitrages coûts/performances lors du dimensionnement des plateformes destinées à l’IA.
Les intégrateurs doivent composer avec des contraintes thermiques et d’alimentation accrues, liées à la densité de HBM. La barrière physique devient donc un paramètre autant architectural que commercial.
Goulet d’IA : le calcul triple en 2 ans, la bande passante HBM progresse moins
Micron avertit d’un déséquilibre entre évolution du calcul et croissance de la bande passante : la puissance de calcul pour l’IA augmente d’environ 3× tous les deux ans, tandis que la bande passante HBM progresse moins du double sur la même période. Ce décalage creuse le goulet mémoire.
Le résultat opérationnel est concret : les accélérateurs voient leurs cœurs sous-exploités faute de données à traiter assez rapidement. Sur des charges de machine learning larges, la latence et la bande passante mémoire deviennent les facteurs limitants de la performance globale.
Sans percée architecturale radicale ou solution d’interconnexion différente, Micron anticipe que ce mur mémoire pourrait s’aggraver à moyen terme, freinant les gains d’efficacité attendus par les fournisseurs d’accélérateurs.
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Perspectives techniques : HBM4 et futurs compromis d’empilement
Les générations à venir, notamment HBM4, exigent encore plus de surface pour gérer chemins de données, vias et distribution d’alimentation. Micron indique que l’augmentation de la bande passante se paie en surface, sans solution simple pour inverser la tendance.
Les pistes évoquées dans l’industrie incluent l’optimisation des architectures logicielles, l’amélioration de l’efficacité mémoire et de nouvelles topologies d’interconnexion. Ces approches réduisent la pression, mais ne suppriment pas le coût physique inhérent aux empilements HBM très denses.
Pour les acteurs grand public, le choix entre DDR5 et HBM restet centré sur le rapport coût/performances. Les décisions de production prises aujourd’hui façonneront l’offre mémoire et les prix pour les années à venir.
| Caractéristique | DDR5 (approx.) | HBM3E / HBM4 (approx.) |
|---|---|---|
| Surface wafer par capacité | 1× | ≈3× |
| Prix par bit | 1× | ≈5× |
| Part du silicium dans boîtier 2 GPU | ~10 % | ~90 % |
