Nagare Labs promet une mémoire aussi rapide que la SRAM et aussi dense que la DRAM, déposée directement sur une puce d’intelligence artificielle. La société, issue de Georgia Tech et dont le conseil compte l’ancien patron d’Intel Pat Gelsinger, a levé 5 millions de dollars, environ 4,6 millions d’euros. Mais son cofondateur parle de « prototypes de laboratoire », l’entreprise n’a aucune usine, et la cellule publiée ne tient ses données que jusqu’à 85 degrés Celsius.
Deux transistors et un blindage, posés sur la puce de calcul
La cellule est décrite par l’entreprise comme « deux transistors et un blindage, pas de condensateur ». Un transistor d’écriture dépose une charge sur un nœud de stockage, le blindage isole des cellules voisines, et le transistor de lecture détecte la charge sans la vider : la lecture est donc non destructive et évite la réécriture systématique propre à la DRAM. Les couches sont déposées et gravées « ensemble sur une même puce », sans interposeur ni collage entre couches, une seule exposition lithographique couvrant plusieurs niveaux avec des outils 300 mm en DUV, sans EUV.
70 % par an pour le calcul, 20 % pour la mémoire
Selon Nagare Labs, la puissance de calcul de pointe a progressé de 70 % par an sur trois décennies, contre 20 % par an pour la bande passante mémoire. L’autre contrainte est thermique : avec de la mémoire empilée sur une puce logique, la DRAM devant rester à 95 degrés ou moins, la dissipation de la logique est plafonnée à 220 W/cm², ou 300 W/cm² avec de meilleurs vias thermiques, selon une simulation de 2025 du groupe du cofondateur Shimeng Yu.
Ce que l’entreprise annonce, ce que les fondateurs ont mesuré
Pour la première génération, les chiffres sont annoncés par la seule entreprise : 5 fois la densité de la SRAM avec six couches empilées, 14 fois la vitesse de la DRAM, un tiers de l’énergie de lecture de la SRAM, et une cible de « bien moins d’un picojoule par bit ». Les mesures publiées par les fondateurs sont plus modestes. Un article de 2020 du groupe de Suman Datta, sur une cellule à deux transistors en oxyde d’indium dopé au tungstène, retenait les données 1 seconde à 25 degrés et 300 millisecondes seulement à 85 degrés. Une version 2025, avec un troisième transistor et sans recouvrement de grille, a tenu plus de 1 000 secondes à 25 degrés, contre 200 secondes avec recouvrement.
| Cellule | Rétention mesurée | Statut |
|---|---|---|
| Deux transistors, 2020 | 1 s à 25 °C, 300 ms à 85 °C | Mesuré, publié |
| Trois transistors, 2025 | Plus de 1 000 s à 25 °C | Mesuré, publié |
| Trois transistors « boosted » | Plus de 300 s à 85 °C | Mesuré, publié |
| Z2RAM, première génération | Non démontrée au-delà de 85 °C | Annoncé par l’entreprise |
La barre des 95 degrés n’est toujours pas franchie
Six mois après l’article de 2025, les deux cofondateurs ont présenté une cellule à trois transistors dite « folded asymmetric boosted », qui tient plus de 300 secondes à 85 degrés, contre 100 millisecondes pour une cellule à trois transistors classique. Mais 85 degrés reste en dessous des 95 degrés environ que la DRAM ne doit pas dépasser dans un empilement : ni les cellules publiées ni la Z2RAM n’ont démontré de rétention au-delà de cette limite, note Tom’s Hardware. Côté surface, les fondateurs projettent 0,0168 µm² pour leur cellule en 7 nm, contre 0,0199 µm² pour une cellule SRAM haute densité sur le procédé N3 de TSMC. Une simulation du groupe de Shimeng Yu donne, pour un cache de 256 Mo à quatre étages en 7 nm, 5,7 fois la densité de bits de la SRAM à surface égale, mais l’intérêt économique de l’empilement se dégrade au-delà de sept ou huit étages, le nombre de masques croissant avec les couches.
Pas d’usine, pas de standard, et le précédent de la Z-RAM
Les réserves viennent des fondateurs eux-mêmes, interrogés par The Register. « Là où nous en sommes, ce sont littéralement des prototypes de laboratoire », dit Suman Datta, qui situe l’échantillonnage de tuiles Z2RAM d’ici quatre ans et des livraisons de production, si elles arrivent, d’ici dix ans. Shimeng Yu souligne qu’aucun standard n’existe pour relier ce type de mémoire à un accélérateur et que la société devra peut-être définir elle-même son interface. Datta cite aussi la fiabilité : des effets liés à un seul électron ou à des lacunes atomiques peuvent décaler la tension de seuil d’une cellule et renverser le bit stocké. Enfin, Nagare Labs n’a aucune usine et cherche un partenaire de fonderie de recherche pour sortir de la salle blanche universitaire. Le précédent est connu : la Z-RAM d’Innovative Silicon promettait déjà, il y a vingt ans, un gain de densité de 5 fois sur la SRAM. AMD avait pris une licence, et la technologie n’a jamais été menée à terme.
