Privée des machines EUV d’ASML par les contrôles à l’exportation, l’industrie chinoise des semi-conducteurs atteint bien les densités des nœuds avancés en multipliant les expositions sur des machines à immersion 193 nm. Mais au-delà de quatre masques, l’EUV redevient moins cher, et Morgan Stanley chiffre l’écart en mémoire : un tiers des bits par plaquette.
« À trois, c’était à peu près équivalent » : le point de bascule chiffré
Dans un entretien publié le 23 octobre 2026 par Tom’s Hardware, Chris Mack, cofondateur et directeur technique de la société de métrologie Fractilia, rappelle la règle admise dans le secteur : « Lorsque cette transition a commencé, la sagesse conventionnelle de l’industrie était que, côté coût, trois expositions sur un outil à immersion 193 coûtent à peu près autant qu’une exposition sur un outil EUV. » Et il précise où bascule l’équation : « À trois, c’était à peu près équivalent. Mais dès que l’on atteint quatre masques 193 remplacés par un masque EUV, l’EUV devient plus rentable. »
Des puces plus grandes, donc moins d’unités vendues par plaquette
Le coût n’est pas la seule contrainte. Chaque exposition supplémentaire doit s’aligner sur les couches déjà gravées : « Si vous avez, disons, quatre masques 193, vous avez tous ces recouvrements différents, et toutes ces variations de procédé qui commencent à s’accumuler », explique Chris Mack. Les concepteurs compensent en laissant plus d’espace entre les motifs, ce qui agrandit la puce. « On ne vend pas des plaquettes, on vend des puces, résume-t-il. La question est : combien de puces puis-je faire tenir sur cette plaquette, combien d’entre elles ont un bon rendement, et donc combien de puces puis-je vendre par plaquette ? »
Kirin 9030 : un pas métallique de 32,5 nm obtenu en quadruple passage
Le démontage du Kirin 9030 de Huawei publié par SemiAnalysis donne la mesure de l’effort consenti. Le procédé N+3 de SMIC affiche un pas métallique local de 32,5 nm, obtenu par quadruple patterning auto-aligné, soit plus serré que les 36 nm du premier niveau métallique d’Intel 18A tel qu’il est livré dans Panther Lake. La densité estimée atteint 113,4 millions de transistors par mm² contre 107,7 pour la bibliothèque haute densité du N6 de TSMC, avec une hauteur de cellule de 228 nm contre 240, et un pas de grille contacté identique de 57 nm. SemiAnalysis souligne que cette densité de classe N6 se paie en nombre de masques, en maturité de procédé et en rendement, et que le cœur principal du Kirin 9030 Pro tourne autour de 2,75 GHz.
En DRAM, CXMT sort un tiers des bits par plaquette de ses rivaux
Le chiffre le plus net vient de la mémoire. Un rapport de Morgan Stanley daté de juin 2026 estime que le fabricant chinois de DRAM CXMT ne produit qu’environ un tiers des bits par plaquette de ses concurrents occidentaux. Les analystes n’attribuent qu’un tiers environ de cet écart au nœud plus ancien employé, et qualifient l’accès à la lithographie de « plafond dur » pour la mémoire chinoise. Cela n’empêche pas la montée en volume : la banque prévoit que la part de CXMT dans l’offre mondiale de bits DRAM passe de 14 % en 2026 à 16 % en 2028, uniquement par construction de capacités nouvelles. Côté puces d’intelligence artificielle, elle attend une autosuffisance chinoise en hausse de 42 % en 2025 à 70 % en 2030, l’EUV, la mémoire HBM et les logiciels avancés restant des manques persistants.
Micron, la preuve que le DUV tient longtemps, et qu’il finit par lâcher
Le cas américain sert d’étalon. Micron a développé sa génération 1-alpha sans EUV et, selon Chris Mack, « a poussé le 193 plus loin que n’importe quel autre fabricant de mémoire ». L’entreprise est pourtant passée à l’EUV pour sa génération 1-gamma, dont elle annonce plus de 30 % de densité de bits en plus face à la 1-beta. Douglas Fuller, chercheur à la Copenhagen Business School, estime que « pour les puces logiques avancées, en théorie, il pourrait y avoir d’autres innovations pour contourner l’EUV, mais elles ne seront probablement ni très efficaces ni très performantes », tout en jugeant que le packaging avancé permettra d’utiliser le DUV pour les dernières générations de DRAM d’ici la fin de la décennie. Chris Mack, lui, fixe une limite : « Je serais bien en peine de croire qu’un nœud trois nanomètres ou deux nanomètres soit économiquement viable sans EUV. »
| Paramètre | SMIC N+3 (Kirin 9030) | TSMC N6, bibliothèque haute densité | Intel 18A (Panther Lake) |
|---|---|---|---|
| Pas du premier niveau métallique | 32,5 nm | non communiqué | 36 nm |
| Densité estimée | 113,4 MTr/mm² | 107,7 MTr/mm² | non communiquée |
| Hauteur de cellule | 228 nm | 240 nm | non communiquée |
| Pas de grille contacté | 57 nm | 57 nm | non communiqué |
| Lithographie | DUV, quadruple patterning auto-aligné | EUV | EUV |
